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低功率可程式化邏輯陣列電路組合方法

專利國別: 中華民國  發表日期: 2009-06-23 15:19:16  最後修改: 2009-06-23 15:19:16

項目 內容
本校案號 P89004
發明人 王進賢、張清榮、葉經緯
所屬院 工學院
所屬系所 電機工程學系所
類型 發明
申請號 090109496
申請日期 2001/4/20
公告號 479405
公告/公開日期 2002/03/11
證書號 發明第152194號
核准日期 2002/3/11
國際分類號 H03K19/00
專利權期間 2002/03/11~2021/04/19
專利摘要 一種低功率可程式化邏輯陣列電路的組合方法,由於過去的可程式化邏輯陣列電路,都有會延遲和不必要的功率消耗,因此根據AND功能區與OR功能區動態閘的輸出為低電位時之低電位功率消耗、動態閘之輸出為高電位時之高電位功率消耗、以及動態間之輸出出現高電位之出現高電位機率,來決定使用新型的動態邏輯電路或是傳統動態電路,其中,傳統動態電路在AND功能區係指傳統有腳位放電N型電晶體動態電路,在OR功能區則係指傳統無腳位放電N型電晶體動態電路,以降低功率消耗。
專利權人 國立中正大學