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可配置化階層式無逗式里德所羅門解碼電路及方法

專利國別: 中華民國  瀏覽人次: 368  發表日期: 2013-04-24 13:02:43  最後修改: 2018-08-13 11:37:48

項目 內容
專利讓與

 

一、依據本校第267次智慧財產權審議委員會辦理。

二、公告日:201808月13日(星期一)。

三、公告讓與期間:自公告日起3個月。

四、敬請有興趣辦理受讓之廠商,或對受讓申請程序有任何疑問者,聯繫研發處技術推廣中心洽談,電話:05-27204111650116504

本校案號 P100057
發明人 朱元三、陳奕任、黃佳盈、李奇芳
所屬院 工學院
所屬系所 晶片系統研究中心
類型 發明
申請號 097147562
申請日期 2008-12-05
公開號 I380600
公開日期 2012-12-21
證書號 I380600
核准日期 2012-12-21
國際分類號 H03M-013/15(2006.01)
專利權期間 2012.12.21~2028.12.04
專利摘要 本發明係為一種無逗式里德所羅門解碼電路及解碼方法,適用於寬頻分碼多重存取系統中的基地台搜索同步程序,本發明運用一原創性之階層平行化架構(Hierarchical parallel architecture)觀念來設計,此架構能超快速完成解碼程序,亦能用較慢速度(使用較少硬體,較低功率消耗)以滿足各種同步演算法的需求。相對於心脈收縮陣列式架構,本發明所提出的階層平行化架構,能夠擁有更高速的解碼速度(22 vs.94循環數),且比心脈收縮陣列式架構耗費更小面積(比較邏輯閘數,不到其1/4,且不需使用ROM儲存64組CFRS碼字)。同時可配置化的設計,不同於心脈收縮陣列式架構使用不同陣列數實現時只能選定一種實作,本發明能夠讓使用者依照對不同的解碼需求,在速度和硬體功率消耗上找出最佳的平衡點。
專利權人 國立中正大學

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