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以薄膜層進行銅導線晶片之銲線製程方法「Wire-bonding method for chips with copper interconnects by introducing a thin layer」

專利國別: 美國  瀏覽人次: 18  發表日期: 2012-06-22 09:51:25  最後修改: 2017-11-17 09:47:18

項目 內容
專利讓與

   

一、依據科技部中華民國1051220日科部產字第1050067913號函辦理

二、公告日:20170113日(星期五)。

三、公告讓與期間:自公告日起3個月。

四、敬請有興趣辦理受讓之廠商,或對受讓申請程序有任何疑問者,聯繫研發處技術推廣中心洽談,電話:05-27204111650116504

   

本校案號 P92009A
發明人 鄭友仁、邱桑茂
所屬院 工學院
所屬系所 機械工程學系所
類型 發明
申請號 10/855,161
申請日期 2004-05-26
公開號 US 2005-0266672 A1
公開日期 2005-12-01
證書號 US6,962,864B1
核准日期 2005-11-08
國際分類號 H01L21/44
專利權期間 2004.05.26~2024.05.25
專利摘要 A wire-bonding method for chips with copper interconnects by introducing a thin layer is provided for solving the problem of oxidizing a copper bonding-pad during bonding processing in order not to deteriorate the bonding strength and yield rate thereof. The wire-bonding method of the present invention comprises: a step for providing a chip with a copper bonding-pad; another step for providing an aqueous solution to form a Cuprous oxide thin layer on the copper bonding-pad; and yet another step for setting a plurality of copper interconnects on the copper bonding-pad and providing an ultrasonic power for removing the Cuprous oxide layer to have the interconnects bonded on the copper bonding-pad.
專利權人 國立中正大學

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